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集成電路設計
技術相關 | 發布者:admin | 發布時間:2015-04-10 22:25 |閱讀數:


        集成電路設計(IC設計)作為電氣工程的一個分支,包含邏輯和電路設計技術,這些技術對于集成電路設計(IC設計)都是很必需的。集成電路包含內置在電氣網絡上的微型電子元件,而該電氣網絡主要位于通過光刻所形成的單一半導體寸板上。
        集成電路設計可以被廣泛的劃分為數字模擬集成電路設計。數字集成電路設計主要是生產一些元件,如微處理器、FPGA、存儲器(隨機存儲器、只讀存儲器和閃存)和數字ASIC。數字
設計主要著眼于邏輯正確性和最大化密度以及放置電路。其目的是為了使時鐘和定時信號能夠有效傳輸。模擬集成電路設計也有專門化集成電路設計、射頻集成電路設計。當然模擬集成電路設計是主要用于放大器,線性穩壓器、鎖相環、振蕩器和有源濾波器的設計,與此同時模擬電路設計更與半導體設備的物理性質相關,如增益、匹配、功耗和阻力。模擬信號放大后的保真和濾波通常是關鍵,因此,模擬集成電路比數字設計使用更大的設備區域,并且通常電路密度較低。
        現代集成電路是非常復雜的,一個大的黃瓜視頻至2009年為止有近10億個晶體管。當然什么能夠制造什么不能夠制造的規則也是極其復雜的。一個集成電路工藝至2006年為止可能超過600條規則,更重要的是,由于制造過程本身并非是完全可預測的,所以設計師必須考慮其統計的性質。現代集成電路設計的復雜性,以及市場壓力導致了廣泛使用自動toolsin IC設計工藝。總之,利用EDA軟件的集成電路設計是設計、測試和驗證IC無法執行的指令。
內容
• 1 基本原理
• 1.1 設計步驟 
• 2 數字設計 
• 2.1 RTL 設計
• 2.2 實體設計 
• 3 模擬設計
• 3.1 應對變化 
        集成電路設計涉及到電子元件發明,如晶體管、電阻器、電容器以及與一塊半導體上組件互聯的金屬 最典型的就是硅。一個用來隔離底板上各個組件的方法是必要的,因為襯底上的硅是導電的并且經常形成一個由各個組件組成的活躍區域,當然兩個常見的方法是pn結隔離和介質隔離。必須注意的是晶體管的功耗以及互連電阻和電流密度的互連,接觸。因為集成電路包含非常小的設備相比于離散組件,當然這種擔憂不是太大的問題。在金屬互連處的電遷移和靜電對小部件的損壞也是一個問題。最后,為了實現理想的操作速度,隔離集成電路嘈雜和安靜的部分,平衡整個集成電路熱量的影響,或為了便于IC外電路的放置連接,某些電路的物理布局也通常是至關重要的。


集成電路設計流程的主要步驟
典型的集成電路設計流程包含以下步驟:
1.可行性分析和晶片尺寸分析
2.功能分析
3.布局評審
4.可測試性設計和自動測試矢量生成
5.可制造性設計(IC)
6.進數據
7.掩模數據準備
8.出數據
9.晶圓制造
10.晶片測試
11.包裝
12.硅驗證和集成
13.產能提升
14.生產
15.良率分析/可靠性分析(半導體)
16.回饋失效分析
總的來說,數字集成電路可以分為三個部分。
電子系統級設計:此步驟創建用戶功能規格。用戶可以使用多種語言和工具來創建這個描述。例子包括一個C / c++模型,SystemC,SystemVerilog事務級別的模型,以及• Simulinkand MATLAB.• RTL設計:這一步將用戶規格(用戶希望黃瓜視頻做什么)轉變成一個寄存器傳輸級(RTL)描述。RTL級描述黃瓜視頻上數字電路的確切行為,以及輸入和輸出的相互連接。
13.裝置表征
14.調整(如果需要)
15.數據表生成可移植文檔格式
物理設計

        這一步需要RTL和和一系列可用邏輯蓋茨,并創建一個黃瓜視頻設計。這包括確定哪些蓋茨使用,為他們定義地方和將它們串在一起。注意,第二步RTL設計,主要是讓黃瓜視頻做正確的事。第三步物理設計,根本不會影響功能(如果做得正確),但決定了黃瓜視頻的運作速度以及花費。
RTL設計
        這是最難的部分,也是功能驗證的核心部分。規范中可能有一些簡短的描述,比如MP3格式編碼實現了IEEE浮點算術。每個這些陳述擴展到數百頁的文本,甚至數千行計算機代碼。它是很難驗證在所有可能的情況下RTL會做正確的事情,用戶可能會扔給它。使用了很多技術,雖然沒有一個完美的但都有用——廣泛的邏輯仿真,正式的方法,硬件模擬、代碼檢查等等。
物理設計

數字設計的流程包含物理設計的步驟:
        在物理設計階段,所有的設計組件因為他們的幾何呈現而具體化。物理設計的主要步驟如下所列。實際上這并不是一件簡單的工藝——相當的迭代需要確保所有目標是同時相遇。這是一個困難的問題稱為設計關閉。
• Floorplanning:黃瓜視頻的RTL被分配到黃瓜視頻的總區域、輸入/輸出(I / O)引腳被分配和大型對象(數組、核等)被放置。
邏輯合成:RTL蓋茨級網表映射到一個目標技術的黃瓜視頻
• 放置:在網表上的蓋茨被分配到在晶片領域的不重疊位置
• 邏輯/放置:迭代邏輯和放置轉換來關閉性能和功率約束。
• 時鐘插入:時鐘信號布線已(通常,時鐘樹)引入到設計中。
• 路由:連接網表中蓋茨的線路被添加
• 互聯優化:性能(定時關閉),噪聲(信號完整性),和產量(生產工藝設計)違規被刪除。
• 生產工藝設計:在可能的情況下,修改使它盡可能的簡單高效的生產。這是通過添加額外的焊盤或添加虛擬金屬/擴散/多晶硅層來實現的。并且盡可能遵守設計規則。
數字設計的流程包含物理設計的步驟
• 最后檢查:因為錯誤的代價很大,費時,而且很難辨認,所以廣泛的錯誤檢查是規必須的,以確保正確的映射到邏輯,并且檢查是否正確的遵循生產規則。
模擬設計
應對變化
        對于模擬集成電路設計最關鍵的挑戰涉及到位于半導體晶片上每個設備的可變性。不同于平板級的電路設計,因為平板級的設計允許設計師來選擇設備,而這些設備都需要根據它們的價值被檢測。在一個集成電路上設備價值可以相差很大,這是設計師無法控制的。例如,一些集成電路電阻可以在±20%之內發生變化,而集成的BJT可以在20到100內變化。是一個集成的范圍可以從20到100。為了增加設計挑戰,每個半導體晶圓的設備屬性通常是不一樣的。由于劑量成分,每個集成電路設備屬性都可能顯著地變化。這個變化的根本原因是由于許多半導體設備在這個工藝過程中對無法控制的隨機差異高度敏感。擴散時間的輕微改變、不均勻的劑量等都有可能對設備屬性有較大的影響。
        在基于設計工具的微處理器和軟件出現之前,用手動計算機設計模擬集成電路。這些集成電路都是基本的電路,放大器就是一個例子。通常涉及到不多于10多個晶體管和少量連接。一個迭代的試錯過程和“盡可能一般化來過度設計”的裝置大小往往是需要實現一個可制造的集成電路。重用經過驗證的設計是建立在先驗知識的基礎上允許越來越復雜的集成電路。當廉價的計算機在20世紀70年代被廣泛使用時,計算機程序被相對于以前的手工計算更精確的寫進模擬電路設計。第一個用來模擬集成電路的模擬器被稱為集成電路的仿真程序。計算機電路仿真工具使更大規模的集成電路設計復雜度遠遠超過手工計算所能達到的程度。這樣使得模擬ASIC的設計更加實用。計算機電路模擬器也使錯誤能在實物被生產前的早期就被發現。此外,計算機電路模擬器可以實現更復雜的設備模型和電路分析,這些如果用手工計算會過于枯燥乏味,這樣可以允許蒙特卡羅分析和靈敏度分析變得更實用可行。參數的影響如溫度變化,摻雜濃度的變化和統計過程變化都極有可能確定一個模擬集成電路設計是否可以制造。總的來說,計算機電路仿真讓人們對于電路能像預期那樣生產充滿信心。

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